Joseph 23. slajd u vhdl prezentaciji, ovako nekako bi ja, signale koristis kao zice, povezao address procesora s addressom prom-a, instruction procesora s instructionom proma i clk procesora s clkom proma.
onda jos treba napravit komponente ulazne i izlazne jedinice tipa:
component vanjska_ulaz is port(
data : in std_logic_vector(7 downto 0);
clk: in std_logic_vector
);
component vanjska_izlaz is port(
data : out std_logic_vector(7 downto 0);
clk: in std_logic_vector
);
Instancirat dvije ulazne jednu izlaznu i valjda povezat out_port s procesora na vanjsku izlaznu, a in_port na ulazne.
Povezat i clk jedinica s clk-om procesora.
Jedino sto ne znam sto bi pisao u entity, mozda doveo clk izvana?
